`芯片设计制造高制程技术发展迅速,各大公司纷纷推出22nm工艺

日期:2009-04-21 08:54:39   浏览次数:2342   

 

近日IBM技术联盟高调宣扬将重点发展28nm工艺技术,那么Intel又作何反应呢?日前国外网站BSN从Intel内部知情人士处得到消息指出,28nm这种半代(half-node)工艺是不会出现在CPU上的,在32nm之后的产品,包括Ivy Bridge、Haswell以及独立显卡Larrabee都将会转入22nm全代(full-node)工艺。

在去年的SPIE先进光刻技术会议上,AMD公司的Bruno La Fontaine展示了IBM联盟开发的“台风”芯片,该芯片线宽为45 nm,完全现场测试,第一层金属采用极超紫外线(EUV)光刻技术实现。去年年中完成该项目后,IBM联盟——包括IBM、AMD、东芝和其它合作方——决定再上一个台阶。AMD技术团队的核心成员、IBM联盟EUV项目(纽约奥尔巴尼)经理Obert Wood介绍,“我们正在向32 nm技术进军,但技术进步如此迅速,要是在32 nm技术上耗费过多时间,我们可能永远无法实现16 nm技术,我认为16 nm技术节点将采用EUV光刻。”
IBM联盟最新的成果是一块线宽为22 nm的EUV检验芯片,其接触和第一层金属都采用EUV光刻技术实现,而高k/金属栅(沟长为25 nm)晶体管采用193 nm浸没式光刻技术并利用两次曝光、两次刻蚀(DEDE)图形化的方案来实现。据Wood介绍,制作这块面积为 0.08 µm2 的立体型SRAM单元的目的是验证EUV光刻技术的可行性,联盟最先在去年12月份的IEDM会议上展示了这块芯片。Wood上周更新了参加今年的先进光刻技术会议的人员名单,这次会议的讨论主题是奥尔巴尼大学的纳米技术研发中心完成的工作。奥尔巴尼的纳米科学与工程(CNSE)学院是仅有的两家采用ASML公司的EUV alpha demo tool(ADT)的机构之一。
Wood介绍,联盟计划2013-2014年左右将EUV应用于15 nm技术节点,在此之前,需要进行约两年的重要工艺开发。尽管EUV光刻技术最初是为了半沟宽为65 nm的技术节点而开发,但其进入量产的时间不断被推迟,因为光源、掩膜、光刻胶及其它方面仍存在不足。同时,常规光刻技术仍在进步,目前尚未真的需要EUV光刻技术。不过,随着芯片产商们开始关注22 nm技术节点,人们对关键层可采用哪些技术存在疑惑,包括对两次图形化的成本、高折射率浸没式光刻缺乏支撑、以及EUV量产的准备程度等问题的疑虑。多位业内人士认为,只有到16 nm技术节点时,EUV才可能投入使用;另有部分人士认为,EUV技术永不会成熟。
尽管如此,Wood指出,若EUV光刻技术能大规模投产,可带来多方面的好处。“我们不仅可重新采用高k1光刻(长时间间断后)技术,我们还能再次利用传统的OPC技术,”他说。为制作高端芯片,光刻厂商使用的绝缘材料的k1 因子越来越低,低介电常数使得工艺窗口逐步缩减且良率很低。并且这种方法越来越依赖复杂的OPC(光学临近校正)机制来实现可印刷,使得掩膜越来越复杂,数据文件的大小难以管理。Wood介绍,EUV带来的其它好处还包括一次曝光印刷、无沟槽限制,以及对严格设计规则的放松。
IBM联盟在22 nm检验芯片上采用了Mentor Graphics的Calibre OPC技术,以及少量高压偏置进行EUV专用校正。Wood说,偏离轴心的光与掩膜形貌发生干涉,根据特征图形的取向和场位置的不同,成像发生轻微干扰。因此应对掩膜进行校正,使得水平和垂直线同时印刷。不需对接触进行杂散光校正,但须对金属层进行杂散光校正。
Wood表示,高压偏置似乎可精确作用于一维结构,但二维的“钳形”结构却不太对。他说,“我们认为这与光刻胶模型有关。”并补充道,他们目前的模型“并没那么完美”。
Wood展示了光刻后的图像,这些图像与OPC处理后得到的结果完全匹配。他说,“不同的是高k1光刻技术。我们又回到了以前的拥有大工艺窗口的好日子。”1给出了具有OPC轮廓的光刻后的图像,以及刻蚀后的结果。
特征尺寸为22 nm的 EUV检验芯片上,第一层金属在光刻后的照片与OPC轮廓图完全匹配。(来源:AMD)
图1、特征尺寸为22 nm的 EUV检验芯片上,第一层金属在光刻后的照片与OPC轮廓图完全匹配。(来源:AMD)
Wood对EUV ADT处理后的图像和193 nm浸没式光刻技术获得的最佳图片进行了比较,他后来幽默地表示,研究193 nm两次图形化的工程师们讨厌看到这些比较照片。“我发现差距太惊人了,”Wood说,“193 浸入光刻是当前最完美的光刻工艺,但EUV也可相当完美地进行光刻。”这些图形在Wood演讲的前一天才进行金属化,因此他还未能获得电学检验数据,但他认为“让人充满期待”。
Wood对光刻胶工艺以及掩膜缺陷的可印刷性问题也充满希望,但他还是表达了对光源准备的担心。检验芯片采用100 nm厚的Shin-Etsu SEVR40光刻胶,具有相当宽的工艺窗口,Wood介绍,指出这些材料“几乎就是”值得大规模生产的光刻胶。
图2、IBM联盟检测了45 nm掩膜和晶圆,发现缺陷的印刷适性并没有原先想象的糟糕。
图2、IBM联盟检测了45 nm掩膜和晶圆,发现缺陷的印刷适性并没有原先想象的糟糕。(来源:AMD)
掩膜缺陷是EUV光刻技术的一大难题,但这次试验结果表明,印刷适性并没有最初想象的差。“我们从非常实用的角度做了一些工作,”Wood介绍,详细透露了研究小组的工作,将EUV掩膜印刷至晶圆、然后在奥尔巴尼采用KLA2800检测晶圆。这些掩膜同时还在德国德累斯顿的先进掩膜技术中心(AMTC)的KLA587上检测过。原先预期的可印刷空白缺陷密度约为 11-23/cm2,但从检验结果获得的缺陷密度却仅 1-3/cm2。最终量产的目标是0.003/cm22 显示了掩膜和以45nm技术得出的晶圆缺陷。

 

Wood表示,只要他们获得缺陷的具体位置,便能算出当前的缺陷密度,但他对光源功率似乎更关心,这方面的技术离他们所需的批量生产的要求还很远。“谈到光源功率,每次听到这方面的话题,我都能难理解我所听到的东西,”Wood说,“我认为它比我们实际需要的功率小一个数量级。”
Wood了解的光源数目并不是最新数据,他承认,因为在他进行主题演讲后就是David Brandt的演讲,David介绍了Cymer的EUV光源的现状。尽管如此,与相当功率不同,Wood还是对中间焦点处缺乏可测量功率方面的数据而耿耿于怀。“我得看到测量得到的功率,”他说。
Wood介绍,IBM联盟将继续研究EUV检验芯片,将半节距为22 nm的器件的展示延伸至包括所有前端(FEOL)器件薄层和更大的芯片,并将发布一只半节距为15 nm的器件样品。该小组还将把当前基于印刷的掩膜缺陷研究扩展至22 nm及以下节点的技术,并将开发出更好的适用于二维图形的模型。

CPU与GPU的工艺发展路线是不同,GPU会尽可能充分利用每一次新工艺,因为GPU拥有更多的逻辑核心(core-logic),每一次新工艺带来核心面积的缩小都能带来功耗的下降。而CPU的设计则受到来自大量缓存的限制,半代工艺的升级并不会带来明显的收益,无论在时钟频率的提升或功耗方面均不显著。

CPU工艺的发展,必然带动MCU单片机工艺的发展,单片机是在CPU基础上增加了存储和外围的芯片。